电子信息工业的高速发展,对微型电容器的核心部件―高介电陶瓷的需求不断增加,使得高介电陶瓷材料成为研究的热点之一。但是关于陶瓷机理方面的研究一直存在着争论,这大大阻碍了陶瓷性能的改良和新陶瓷材料的制备。本论文从相图研究出发,结合陶瓷介电性能的测试,系统地研究了Cu的偏析对CdCu₃Ti₄O₁₂基陶瓷晶粒导电率的影响,探讨了陶瓷中不同的晶界组分对陶瓷介电性能的贡献。主要结论有:1、Cd_1-xCu_3+x+2yTi_4-yO₁₂（-7≤x≤0.07,-1.333≤y≤2.91）亚固相图的建立及Cu的偏析对CdCu₃Ti₄O₁₂介电性能的影响。利用固相反应法合成系列Cd_1-xCu_3+x+2y+x+2y Ti_4-yO₁₂（-7≤x≤0.07,-1.333≤y≤2.91）陶瓷样品,建立了亚固相图。结果显示在CdTiO₃和CuO的相之间存在着CdTiO₃的六方和正交相的共存现象。进一步对等Cu相(CdCu₃Ti₄O₁₂)、富Cu相(Cd_0.930Cu_3.070Ti₄O₁₂)和贫Cu相(Cd_1.137Cu_2.863Ti₄O₁₂)陶瓷进行研究,探讨了Cu的价态和偏析对它们介电性能的影响。X射线光电子能谱（XPS）和高能X射线吸收近边结构分析（XANES）显示,在陶瓷内部的晶粒中,载流子跳跃的载体是Cu³⁺离子而不是以前报道的Cu⁺。2、Ti_1-xCu_2x-2.5yTa_yO₂（0.05≤x≤1,0≤y≤0.667）三元体系的亚固相图和单固溶体Ti_1-x(Cu_0.333Ta_0.667)_xO₂（0<x≤0.465）陶瓷中电子的极化行为研究。合成了49个样品,建立了Ti_1-xCu_2x-2.5yx-2.5y Ta_yO₂（0.05≤x≤1,0≤y≤0.667）三元体系的亚固相图。对不同掺杂量（x=0%、5%、18%、33%和45%）的Ti_1-x(Cu_0.333Ta_0.667)_xO₂样品的微观结构,元素价态和介电性能研究发现,在该系列介电陶瓷中存在着包括自由载流子邻近跳跃极化,内部阻挡层电容效应和表面阻挡层电容效应等多重极化机制。极化机制之间的转变和共存影响着样品的介电性能。3、不同烧结条件下制备的Ti_1-x(Cu_0.333Ta_0.667)_xO₂（x=5%、20%和45%）陶瓷的界面组成、极化行为和介电性能研究。通过调整烧结温度和时间合成了Ti_1-x(Cu_0.333Ta_0.667)_xO₂（x=5%,20%和45%）系列陶瓷。除了1300 ^oC烧结10 h得到的Ti_0.55(Cu_0.333Ta_0.667)_0.45O₂样品中含有少量的杂相外,其它样品均为纯的金红石结构。微结构、价态、界面元素分布以及介电性质测试显示,低掺杂（x=5%）陶瓷,晶界处的非局域载流子传导机制为Mott跳跃传导,而对于高掺杂陶瓷（x=20%和45%）则遵循Arrhenius近邻跳跃传导。随着烧结温度和烧结时间的提高,晶粒尺寸的增大将增强（Cu+Ta）共掺杂金红石陶瓷的表面阻挡层电容效应（surface barrier layer capacitor effect,SBLC）,进而导致介电常数升高。同时,由于晶界处铜的偏析而引起的富铜相或富钽相的析出,将进一步促进晶粒的生长。界面成分的变化也会引起晶界效应（internal barrier layer capacitor effect,IBLC）。在高烧结温度（1300 ^oC）下,制备的Ti_0.8(Cu_0.333Ta_0.667)_0.2O₂陶瓷表现出很高的介电常数（ε’=65314）。这个巨介电常数应归因于陶瓷内部SBLC和IBLC极化机制的联合作用。因此,宏观烧结条件（温度和时间）可以控制微观界面性能,从而诱发相应的极化机制,进而导致金红石基陶瓷的介电性能不同。4、XCu₃Ti₄O₁₂(X=Na_1/2Nd_1/2、Na_1/2Sm_1/2、Na_1/2Gd_1/2和Na_2/3Ce_1/3)陶瓷的介电性质研究。合成了XCu₃Ti₄O₁₂(X=Na_1/2Nd_1/2、Na_1/2Sm_1/2、Na_1/2Gd_1/2和Na_2/3Ce_1/3)系列陶瓷。结构测试表明所有的样品均为单相体心立方钙钛矿结构。双阳离子替代对XCu₃Ti₄O₁₂陶瓷晶粒的导电性影响很大。Na_1/2Nd_1/2Cu₃Ti₄O₁₂陶瓷晶粒的导电率要远大于Na_2/3Ce_1/3Cu₃Ti₄O₁₂陶瓷。当烧结温度高达1000 ^oC时,Na_1/2Nd_1/2Cu₃Ti₄O₁₂陶瓷表现出良好的介电性能:在宽的频率范围内（10-10⁵ Hz）,陶瓷具有较高的介电常数（?10⁴）和低的介电损耗（?0.01）。