Turbo码的出现是纠错编码史上的一个重大突破。本文通过对Turbo码基本译码理论的研究改进Turbo码在通信系统传输中存在的延时过大和硬件设计时的存储占用空间过大的问题。 　　本文主要研究Turbo码译码器的设计，将译码器的结构分成SISO子译码模块、交织器模块及迭代译码模块三个大模块分别进行研究和设计，最后得到译码器的硬件实现。本文采用MATLAB软件实现Turbo编码器，从而为Turbo译码器的硬件设计搭建硬件仿真平台。首先，Matlab软件实现Turbo编码以及对噪声进行模拟。然后C语言将Matlab输出的带小数位的结果序列，亦即信息序列编码后经过有噪信道传输输出的符号序列转换成12位二进制补码表示的序列，该序列将作为译码器设计的输入。接着译码器译码输出软信息通过硬判决输出译码序列，与原始序列进行比较，计算得到译码误码率。 　　本文对传统的Turbo译码器设计从算法和硬件实现结构上分别进行了改进。首先简化译码算法，接着采用了一种新的流水线结构的格图值计算实现方式以及存储管理模式，然后采用置换多项式交织器实现交织器的设计，最后采用一种新的迭代停止准则自适应设定不同信噪比下的迭代次数。 　　通过硬件仿真，可以看出采用改进的算法后Turbo译码性能在可容忍的范围内有所下降，但是计算量减少很多；通过流水线结构计算格图值并存储格图值，可以减少译码延时并且降低格图值的存储占用空间；采用置换多项式交织器实时计算交织地址，节省了存储交织地址占用的空间；采用自适应的迭代停止准则，迭代次数明显减少，大大减少了译码输出延时。同时通过本设计的仿真验证平台验证得到，译码器在实际硬件电路中可以正确译码。 　　本文Turbo码译码器设计的多项改进，为Turbo码的进一步研究奠定基础；由于Turbo码的译码思想在通信系统中有着广泛的应用，所以本文可以为这些应用提供进一步优化的思路。