静态随机存取存储器(Static Random-Access Memory,SRAM)具有高读写速度的优点,在系统级芯片(System on a Chip,SoC)中应用非常广泛。近年来,低功耗的SRAM设计需求日渐提升。SRAM的功耗由漏电功耗和动态功耗两部分组成。随着工艺节点的进步,漏电功耗在总功耗中的比重迅速增加。因此,低漏电SRAM的设计显得尤为重要。本论文基于GLOBALFOUNDRIES的7 nm工艺,设计了一款可用于移动设备、物联网和深度学习处理器等的低漏电SRAM。首先,在系统架构设计上,本文的SRAM采用了双电源模式的系统架构降低SRAM整体的漏电功耗,并使用多阈值技术和深度睡眠技术分别降低字线驱动器和存储阵列的漏电功耗。其次,本文提出“细粒度位线级联技术”、“浮空写驱动器技术”和“块级电源门控字线驱动器技术”三种技术分别降低灵敏放大器、写驱动器和字线驱动器的漏电功耗。最后,完成了SRAM的版图设计并进行了行为级验证和功能验证。其中,行为级验证设计了相应的输入激励使验证覆盖率达到了97%。功能验证采用仿真的方法验证了SRAM的读写功能、扫描链功能和深度睡眠与数据保持功能。后仿真结果显示,与传统结构相比,本文SRAM的漏电功耗降低了75%,同时仅增加了1.5%的面积,下降了13%的速度。SRAM在0.5V-1.2V均可以正常工作,其中在0.9V下工作频率可以达到2 GHz。