【摘 要】
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该文讨论了一个高速并行自适应干扰抑制处理机的设计问题,它包括算法分析和硬件实现两部分.在概略介绍了各种自适应抗干扰算法后,该文重点讨论了基于QR分解的SMI自 适应算法,
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该文讨论了一个高速并行自适应干扰抑制处理机的设计问题,它包括算法分析和硬件实现两部分.在概略介绍了各种自适应抗干扰算法后,该文重点讨论了基于QR分解的SMI自 适应算法,分析了该算法的推导,以及如何用并行Systolic结构实现.硬件设计部分首先介绍系统的整体方案,描述系统各部分功能及相互关系,详细介绍了模拟源及测及测试环境部分和并/串转换部分的电路设计工作,以及C31处理节点的设计问题,它将按C31处理器、存 储器、BootLoader等其它电路几个部分进行介绍.在硬件设计部分也讨论了利用Altera公司CPLD可编程逻辑器件设计的问题,最后对各部分电路调试工作进行了总结,并且给出了初步的实验结果.
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