随着集成电路工艺进入深亚微米阶段,后端的金属互连大多采用铜互连技术。但由于铜的扩散问题,接触孔工艺还是采用钨填充技术。随着线宽的缩小,钨填充技术面临的挑战也越来越大。生产应用中,经常会发生接触孔钨填充有空洞问题。大的空洞会导致上层的铜金属扩散到器件内部,导致器件失效。因此,为了保证器件的稳定可靠,改善钨的阶梯覆盖率及减小接触孔的孔隙就显得非常紧迫和重要。本论文主要研究内容有：首先,讲述了集成电路和铜互连技术的发展简史,并且阐述了CVD工艺的基本原理以及氮化钛工艺,传统的钨工艺和原子层淀积工艺的基本步骤。其次,研究了接触孔钨工艺的不完全填充的特征,在铜互连工艺中造成铜扩散和器件失效的原理。分析钨接触孔不完全填充的原因,主要包括衬底氮化钛的影响,传统的W CVD工艺和脉冲成核层(PNL)淀积W CVD工艺中一些重要的影响因素。再次,分别基于衬底氮化钛工艺,传统的W CVD工艺以及PNL W CVD工艺实验,讨论影响接触孔钨不完全填充的几个重要因素：淀积氮化钛前预刻蚀；氮化钛的厚度与等离子体处理程度；淀积氮化钛后到淀积钨之前的等待时间；传统钨淀积过程成核层的厚度,成核以及后续淀积过程的温度与气体比例控制；PNL工艺中硼烷气体及成核层控制。最后,综合各个有利钨接触孔填充的因素,应用到较小线宽的工艺中,研究对电性能和良率的改善。通过各部分的研究可以得到以下结论：第一,氮化钛扩散阻挡层工艺对钨接触孔的填充有着非常重要的影响,通过多次生长薄层氮化钛并多次等离子体处理的方式,可以提升氮化钛的致密度,减小钨成核的孵化时间,从而达到改善阶梯覆盖率的目的。阶梯覆盖率的改善能够解决接触孔钨孔隙较大的问题,预防上层的铜通过大的接触孔孔隙扩散到器件中第二,研究了钨成核层薄膜的制备工艺对于钨填充能力的影响。指出成核层薄膜的致密度和晶粒大小影响钨的填充,从而引入了PNL这种特殊的成核层控制工艺。并通过优化B2H6的流量来改善浸润与吸附作用,得到较好的成核层,改善了接触孔钨孔隙过大甚至是空洞的问题。第三,结合生产实践,在0.11μm工艺的接触孔上,综合应用各种优化因素,改善了钨的填充状态,解决了铜扩散的问题,稳定了电性能,并提高良率近20%。