在过去的四十年中,随着器件尺寸不断按比例缩小,基于Si的互补金属氧化物半导体性能趋于极限。为了延续摩尔定律,高介电常数（高k）介质取代了SiO₂成为新栅氧化物介质,同时III-V族化合物半导体InGaAs具有高载流子迁移率和低漏电特性,有望成为CMOS技术推进到10 nm节点以后的新沟道材料。但是,高k/InGaAs界面间存在较高的界面陷阱密度,尤其是当氧化层厚度达到深亚微米级后界面会出现费米能级钉扎效应,导致器件性能下降。找到最佳的表面钝化方案和高质量的栅绝缘介质以改善界面质量成为目前最大的挑战。为了实现高性能InGaAs MOSFET,本文在分析界面态成因的基础上,着重研究高k介质和钝化层对InGaAs器件的电学性能和界面特性的影响,设计并制备了新的栅结构,从而减小了界面态密度,获得了更高的器件性能。本文首先介绍了金属/高k/InGaAs MOS电容制备的工艺流程,以及物理学表征薄膜质量的方法。所用到的表征方法包括X射线光电子能谱（XPS）和透射电子显微镜（TEM）。并对MOS电容的电容-电压（C-V）特性进行分析,介绍了各重要参数如积累区电容（Cox）、平带电压(V_FB)、回滞电压（V_H）和相对介电常数（ε_s）的提取方法。然后分析了高k/InGaAs MOS系统中电荷的构成,进一步研究了这些电荷的成因和对器件特性造成的影响,同时介绍了两种界面态密度的提取方法,包括高频电容法和电导法。最后详细介绍了几种常见的栅漏电流传输机制,包括直接隧穿（DT）、Fowler-Nordheim隧穿、Frenkel-Poole发射、肖特基发射和空间电荷限制导电机制,及其判断方法,并对不同的栅漏电流传输机制进行了具体分析。通过实验制备了ZrO₂/In_0.2Ga_0.8As MOS电容,首先理论分析了高k/InGaAs的界面态成因和导致费米能级钉扎的原因。实验结果表明,制备的ZrO₂/In_0.2Ga_0.8As MOS电容,其栅介质具有较高的k值,但ZrO₂/In_0.2Ga_0.8As之间有较大的界面态,使得费米能级钉扎和栅漏电的情况较为严重。XPS测试结果表明,造成界面态的原因主要是ZrO₂/In_0.2Ga_0.8As界面间的低k氧化物和悬挂键,具体包括In₂O,In₂O₃,Ga₂O,Ga₂O₃,In_xGa_yO_z,As₂O和As-As键等。低k氧化物和悬挂键的存在导致界面特性变差,造成积累区电容值降低,C-V曲线更加平缓,并引起费米能级钉扎效应。此外,产生栅漏电流的主要机制是肖特基发射和空间电荷限制导电机制。针对实验分析所得的结论,本文提出了一种新型的界面钝化方法,即加入ZnO钝化层的方法来进行下一步的实验。根据ZrO₂/InGaAs MOS电容界面特性的研究结果,实验制备了ZrO₂/ZnO/In_0.2Ga_0.8As MOS电容。TEM测试观测到ZrO₂和p-In_0.2Ga_0.8As之间拥有清晰的界面,各层之间分界明显。C-V测试结果表明,加入ZnO钝化层后的电容获得的积累区电容值更大、积累区电容频散效应得到抑制、界面态密度更低,并且对费米能级钉扎效应起到了一定的改善作用。其改善机理是ZnO钝化层有效的降低了界面处的In-O、Ga-O、As-O以及As-As键的含量,获得了更优质的界面。由变温I-V测试得出了ZrO₂/ZnO/In_0.2Ga_0.8As MOS电容的主导栅漏电机制,并通过XPS图谱计算得出了ZrO₂/In_0.2Ga_0.8As和ZrO₂/ZnO/In_0.2Ga_0.8As两种栅结构的导带和价带带偏,从而说明了栅漏电机制不同的原因。ZnO钝化层的插入抬高了氧化层和InGaAs之间的势垒高度,使得载流子更难从半导体一侧越过氧化层绝缘层到达金属一侧,导致泄漏电流更难传输。同时ZnO钝化层抑制了界面陷阱,降低了载流子被陷阱俘获并在小能量的激发下发生跃迁的几率,抑制了栅泄漏电流的传导,使得器件获得更低的功耗和更好的性能。