随着无线通信系统的迅速发展，用于提供高精度本振信号的高速度、宽范围、低噪声和低功耗的频率综合器也变得越来越重要。基于锁相环(PLL)的频率综合器由于其高频率、宽频带、高质量频谱和易于集成等优点，成为目前频率综合器的主流选择。而鉴于整数分频器的输出频率最小间隔等于参考信号的频率造成频率分辨率与环路带宽之间的矛盾，所以小数分频器应运而成。　　本文深入研究了频率综合器，概述了其基本工作原理、基本分类及其优缺点、性能指标和各个结构的实际应用。同时，重点研究了基于PLL的小数分频器。在比较其各种结构的优缺点之后，结合本设计的实际应用，最终选择了多级噪声整形(MASH1-1-1)和单环(single loop)这两种结构来实现其中的∑-Δ调制器，而其中的可编程分频器则采用了脉冲吞吐除N的结构。　　本文还研究了ASIC设计方法学、Verilog语言和PCB设计，并结合当前IC电路设计公司的主流布局布线工具ICC，采用代码验证、逻辑综合、布局布线经典数字IC电路设计流程，成功设计了分别用于DAB系统和蓝牙系统的基于PLL的∑-Δ小数分频器。　　在本文中，应用于DAB系统的小数分频器采用了SMIC0.18μm CMOS工艺，键合测试结果表明，在1.8V电源电压下，小数分频器的工作频率范围为350MHz～460MHz，当输入频率为400MHz，分频比为704.5时，输出频率为567.5kHz，满足设计指标。芯片的核心面积约为0.1mm2。而用于蓝牙系统的小数分频器则采用了CSMC0.18μmCMOS工艺，其中的∑-Δ调制器采用了单环结构，同时加入了抖动(Dither)模块，以增加输出序列的长度。后仿真结果和时序分析报告均表明，设计达到了预期目标。