近年来,随着集成电路发展,芯片的的时钟频率的不断提高,容限噪声也不断降低,同时IC封装向系统封装方向发展,从板级系统设计逐渐向芯片封装系统发展,信号完整性在芯片封装设计中变得越来越重要,因此有必要对器件封装的互连引起重视。随着频率的提高,导线已不能简单的视为无电阻,无电容,无电感的传输线,而是一个带有电阻、电容、电感、甚至在高频下具有电导的传输线。信号可以从时域和频域之间相互傅立叶转换,本文通过Spice建模可以形象的认识到器件的信号在时域中若上升边沿时间不断缩短的同时,则在频域中有效的高频信号越多。器件的带宽与信号的上升沿有关。互连线由于存在传输损耗,同样也存在带宽的问题。接着简要探讨了互连线的电阻、电容、电感、电导的机理。其中互连线的电阻不仅与材料的电导率特性,还与导线的横截面,长度有关。在高频下由于趋肤效应,互连线的电阻取决于去趋肤深度。互连线与其它相邻导线都有互容,同时也涉及如何计算有效的介质常数。互连线的电感至关重要,它影响信号完整性问题中的各个方面,包括自感和互感,在互连中计算电感必须考虑回路。要减小电感,就是使得信号路径要尽量靠近返回路径,和尽量减小线长。介质电导的存在,是由于介质的耗散因子的存在,使得再高频下,传输线存在漏电流。Paksi-E软件通过简化Maxwell方程,是一个三维(3D)准静态场求解器,可以快速提取IC封装RLCG参数。其模型将金线、焊球、通孔、基板中的导线进行3D网格化,进行有限元求解。最后通过一个芯片封装设计的实例,用Paksi-E结合Cadence Allegro软件提取了一个典型封装的寄生参数RLGC,封装的IBIS模型,对关键时钟信号的进行简单Spice建模分析,从中认识到随着频率的升高,由于寄生参数的存在,时钟信号的上升沿退化。一旦封装的I/O布局固定下来,通过局部布局布线优化寄生参数往往有限,封装应尽量与IC设计者、板级设计者协同设计,提供寄生参数较小的器件以提高器件在板级的性能。