高性能的FPGA计算机辅助设计(CAD)工具对于充分发挥硬件结构的特点、提高应用电路的性能和促进FPGA芯片的应用和推广等具有重要的意义。布局作为CAD工具中的一个重要阶段，决定了应用电路在芯片上的物理位置，其结果直接影响了电路的布通率和性能。随着FPGA容量和复杂性的增加，高效快速的FPGA布局算法已成为当前CAD领域的一个研究热点。　　目前，FPGA布局主要是采用模拟退火算法，可以获得较好的布局结果。但该算法有两个局限性:首先，对于大容量芯片，算法运行时间过长;其次，工艺节点的降低使得芯片的功耗密度逐渐升高，该算法的布局结果会导致芯片温度和热梯度的不断增加，从而会降低芯片的性能和可靠性。此外，相比于二维FPGA芯片，三维FPGA在减少关键路径延时、互连线长度和功耗等方面具有显著优势，但热效应问题却表现得更加突出。针对上述问题，本文从以下方面展开研究。　　(1)针对经典FPGA布局布线算法的质量及运行时间会随芯片尺寸的增加而变差和变长的问题，提出一种考虑芯片尺寸的快速FPGA布局布线算法Min-Size。为了提高布局布线的质量，采用基于区域约束的方法将应用电路约束在芯片的左下角范围内;为了减小布局布线的运行时间，只建立与约束区域对应的延时矩阵和布线资源图，使得布局布线的质量和运行时间不随芯片尺寸变化。实验结果表明，相比于传统算法，Min-Size算法可以减小布局布线的运行时间并提高布局布线的质量。　　(2)针对模拟退火布局算法中的交换窗口计算方法无法进一步加速算法收敛的问题，提出基于动态窗口的加速型FPGA布局算法。通过分析不同退火阶段温度下降的差异性，在不同的退火阶段采用不同的交换窗口调整方法，并根据代价函数来区分这些交换窗口调整方法。基于以上算法思想，引入指数型(EDW)和线性(LDW)两种动态窗口方法来计算每个移动的交换窗口，同时结合实验确定了算法参数的最优值。最后，使用大电路对算法进行了验证。实验结果表明，与传统布局算法相比，EDW方法使得布局运行时间平均减少59.2％，LDW方法使得布局运行时间平均减少60.8％。　　(3)传统的模拟退火布局算法因为没有考虑温度问题，其布局后得到的片上峰值温度和热梯度过高，这会严重影响应用电路的性能和可靠性。本文提出一种基于一维同质扩散的FPGA温度优化布局算法。为了降低芯片的峰值温度和热梯度，在垂直方向上扩展局部过热区域，并引入扩散系数来计算优化后的逻辑块位置;为了降低扩散可能导致的线长和延时的增加，算法中保持逻辑块水平方向的坐标不变。实验结果表明，当扩散系数为2.0时，峰值温度会降低7.5％，热梯度会降低20.3％。　　(4)针对目前三维FPGA有限元模型无法反应实际的封装模块、TSV的影响和多层堆叠结构的问题，提出一种三维FPGA有限元热仿真模型。该模型是一个更一般性的模型，它综合考虑了TSV、微凸块、倒装焊共晶焊球、无源硅中介层、BGA焊球和PCB的影响。为了验证模型的有效性，利用该模型分析了TSV数目和堆叠层数对芯片温度的影响。　　实验结果证明，上述方法都取得了不错的效果，这在一定程度上解决了困扰二维FPGA布局和三维FPGA有限元建模的一些难题。