几十年来器件尺寸遵循着等比例缩小定律持续减小,随着MOSFET器件特征尺寸进入亚100nm至纳米级,器件的很多技术指标已经接近其物理极限。随着器件沟道长度的不断减小,源漏极耗尽区占整个沟道的比重越来越大,沟道区的二维电势分布和强电场使器件性能严重偏离长沟道器件性能,沟道内的导电电荷越来越少,使得闽值电压减小,进而失去控制,这就是短沟道效应。当沟道长度减小,漏极所加电压增加时,由于沟道很短,源极也受到漏极电场的影响,在此电场的影响下,源端势垒降低,从源区注入到沟道内的自由电子增加,进而导致漏源电流增加,称为漏感应势垒降低效应,对于一定的源漏电压,器件尺寸越小,漏极电流增加的越显著,最终导致器件不能关断,以致器件无法正常工作。当沟道长度减小到一定的程度,器件内的电场强度很强,特别是源漏结附近,从而使载流子获得很高的能量,随即成为热载流子,热载流子在两个方而影响器件性能：首先热载流子穿过Si-SiO2势垒,注入到氧化层中,随着电子的不断积累,阈值电压改变,器件寿命缩短；其次热载流子在漏极附近的耗尽区中与晶格碰撞产生电子空穴对,对NMOS管,碰撞产生的电子形成附加的泄漏电流,空穴则被衬底收集,形成衬底电流。根据等比例缩小定律,栅氧化层厚度随着MOSFET尺寸缩小而越来越薄,主流的半导体制程甚至已经做出了1.2纳米厚度的栅氧化层,该厚度仅仅与5个原子叠加在一起的厚度相当。在这种尺寸下,有些电子有机会越过栅氧化层而产生栅极泄漏电流,这就是电子的隧穿效应。以上问题的解决需要从器件的工艺、材料和结构等方面加以考虑。本文主要工作包括：(1) MOSFET器件研究概述与器件建模理论基础。第1章介绍了集成电路发展概况、面临的问题以及未来发展的趋势。并基于此,提出了本文的研究意义与研究内容。第2章介绍了器件解析模型建模理论基础,总结归纳了三种表面势建模方法。(2)异质栅MOSFET的栅极由两种不同功函数的材料组成, 因而在沟道内产生了阶梯电势,在两种材料的交接处附近增加了一个峰值电场,同时漏端峰值电场比同质栅MOSFET有所降低,交接处的峰值电场提高了沟道内载流子的输运效率,同时降低了器件的热载流子效应。此外, 由于该器件近源极区域对漏电压的变化具有屏蔽作用,从而有效地抑制了器件的沟道长度调制效应。受异质栅结构的启发,本文第3章提出了单材料双功函数栅MOSFET,近源端采用P型掺杂,近漏端采用N型掺杂,因为P型掺杂功函数高于N型掺杂功函数。运用抛物线法为该器件建立了电势解析模型,并用MEDICI对该模型进行了验证,结果表明解析模型与MEDICI仿真曲线吻合较好。最后对器件的各种性能进行了仿真分析。(3)轻掺杂漏MOSFET是在沟道中靠近源漏极附近设置一个低掺杂区域,该区域可以承受部分电压,削弱漏区电场,防止热电子退化效应。在第3章基础上,本文第4章提出了单材料双功函数栅轻掺杂漏MOSFET。首先通过工艺模拟软件TSUPREM,模拟了SMDWG LDD MOSFET栅极制造工艺。其次运用抛物线法,建立了该器件的表面势解析模型,并用MEDICI进行了仿真验证,结果表明解析模型与MEDICI仿真较吻合。最后对器件的各种性能进行了仿真分析。(4)根据2013年国际半导体技术发展路线图,到2017年主流工艺器件的物理栅长将降至15纳米以下,对应的等效氧化层厚度将降到0.6纳米以下,如仍然采用二氧化硅作为栅介质,电子的遂穿效应将非常严重,采用高k介质材料取代传统的二氧化硅,已经成为克服该问题的有效方法之一,但是因为高k介质和硅基之间往往存在界面层,影响器件的稳定性,基于此,本文第5章提出了堆叠栅介质异质栅全耗尽SOI MOSFET。运用抛物线法为该器件建立了电势解析模型,并用MEDICI进行了仿真验证,结果表明解析模型与MEDICI仿真较吻合。