作为5G系统等无线系统中的重要器件,频率综合器（Frequency synthesizer,FS）不仅可以作为通信系统的稳定本振,而且还提供精确的时钟信号。本文直接面向5G毫米波锁相环（Phase-locked loop,PLL）频率综合器,侧重研究了5G毫米波锁相环中的分频器和自动频率校准结构。本文首先讨论了频率综合器,基于锁相环的性能需求,选定电荷泵锁相环,并讨论其工作原理,分析线性化模型,得出噪声模型,再根据最大相位裕度确定了环路参数,最终确定锁相环频率综合器的具体结构。其中,分频链路采用模拟和数字分频器级联的结构,降低了芯片功耗,并减少了芯片面积。然后讨论了基于注入锁定的预分频器,介绍了注入锁定分频器的工作原理,并设计了两款预分频器。其中,3分频结构的注入管源极直接与交叉耦合管栅极相连,提高了注入效率,扩大了锁定范围。对预分频器中涉及到的有源和无源器件进行了详细的讨论,确定各个模块的参数,给出预分频器的版图和设计结果。接着对数字分频器进行分类,分析讨论了电流模式逻辑和真单相时钟分频器的优劣,设计了基于电流模式逻辑的差分4分频器和基于真单相时钟的单端16分频器,并给出芯片的测试方案和结果。此外,设计了将门电路融于分频电路的双模分频器,提高了分频电路的最高工作频率,降低了分频电路的功耗,并给出版图和设计结果。最后,设计了采用2分法搜索算法的自动频率校准结构,加快了对压控振荡器子带的寻找,减小了锁相环的锁定时间。通过编写Verilog代码,设计了自动频率校准结构。本文采用0.18um CMOS工艺,设计了一款工作于5G毫米波频段的分频链路和自动频率校准结构,并对其中的部分器件进行了流片测试。测试结果表明,4分频器中电流模式逻辑结构的自谐振频率为2.056GHz,分频范围至少覆盖4.8GHz-10GHz,1.2V供电电压下总功耗为7.6m W,芯片核心面积为0.24×0.14mm~2;16分频器中的真单相时钟自谐振频率为92MHz,最高工作频率为2.2GHz,核心面积为0.4×0.06mm~2,功耗为2.4m W。设计的5G毫米波分频链路在0d Bm信号幅度注入时,锁定范围为24-30GHz,芯片面积为0.9×0.8mm~2。基于采用2分法搜索算法,设计了自动频率校准结构,其校准时间在16us以内。