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几十年来CMOS工艺尺寸的缩减促使着时域模数转换器(ADC)的发展。一方面,工艺的向前演进意味着电源电压变低,信号摆幅缩小,系统的信噪比降低。另一方面,它减小了MOS管本征增益,导致高性能运算放大器的设计变得愈发困难。然而MOS管的本征频率却随工艺的进步而大幅提高。这一优势可以提升时域分辨率,并让基于时间域处理的模数转换过程变得容易。基于压控振荡器的模数转换器(VCO-based ADC)是时域ADC家族中的一员。相较其他时域ADC,VCO-based ADC的数字化程度更高。其量化过程中涉及的电路单元均可用硬件描述语言实现,并可以被综合出对应版图。但受VCO增益线性度的限制,未经校准的VCO-based ADC更适合于低精度应用场合。因此,很有必要研究如何提升VCO-based ADC的精度。本文对ADC的基本原理和主要性能参数进行了回顾后,详细介绍了奈奎斯特VCO-based ADC和电荷重分配逐次逼近型模数转换器(SAR ADC)的工作原理。在此基础上提出了一种两步式混合结构的ADC,即VCO-SAR ADC。为了提高转换效率,分析了SAR ADC和VCO-based ADC的最优位数分配,并在考虑实际情况后选用“7+3”的结构。为了提高精度,分析了VCO-based ADC中的各个非理想效应,并进行建模验证。基于以上分析,一款10位5 MS/s VCO-SAR ADC被提出,分别从系统架构、DAC电容阵列、采样开关、动态比较器、异步SAR控制逻辑、环形压控振荡器和数字电路的实现等方面对该混合型ADC进行了详细的说明和仿真验证。本文基于SMIC 0.18μm 1P6M标准CMOS工艺,实现了一款10位5 MS/s混合型VCO-SAR ADC。在保证性能的前提下,采用双电源供电,由Verilog HDL实现的数字电路采用1.2 V数字电压,其余电路模块均采用1.8 V模拟电压。由于7位SAR ADC的量化噪声远大于热噪声,因此从电容失配的角度选取了该0.18μm CMOS工艺下最小MIM电容作为单位电容,其电容值约为16 fF。为了提高自举开关的线性度和可靠性,提出了一种带衬底调制的自举开关电路。本文采用了一个“预放大+锁存器”结构的动态比较器结构,并从速度、输入失调电压和等效输入噪声方面进行了仿真分析。为了提高转换速率,本文设计了一种新颖的异步SAR逻辑和异步时钟产生电路。该异步逻辑具有两段式的DAC建立时间,其中高位电容建立时间比低位电容建立时间长500 ps。精心设计了环形VCO及其内部的延迟单元,VCO增益为402MHz/V。采用2个3位格雷码计数器进行级联构成所需6位计数器,以提高高频时的计数准确性。该ADC的有效面积为450μm×280μm。功耗为2.36 mW,其中工作在1.8 V电源下的异步SAR ADC和环形VCO分别消耗电流630μA和340μA,工作在1.2 V电源下的数字电路模块共消耗513μA的电流。测试结果表明,该ADC的峰值DNL为+0.58/-0.53 LSB,峰值INL为+0.55/-0.57 LSB。当采样频率为5 MS/s且输入信号为奈奎斯特频率时,SFDR和SNDR分别为72.2 dB和56.7 dB,对应ENOB为9.13位,FOM值为0.845 pJ/conv.-step。