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集成电路制造技术工艺的极速发展促使嵌入式系统芯片的广泛应用，通过IP核复用技术将不同功能模块集成到一块芯片上被称为称为片上系统，即微系统芯片SoC。同时，电路集成规模和复杂程度的提高以及IP核种类的多样性，使得SoC芯片的可测性实现和测试策略的实施成为棘手的问题。近年来，为解决SoC测试面积消耗过大和测试时间过长的问题，提出了SoCs测试结构，即在SoC中嵌套SoC构成SoCs。在SoCs测试结构下，一方面，要设计有效的测试封装结构实现IP核的可测性，同时要尽量减少寄存器单元的数量，从而减小测试中的面积消耗进而缩短SoC整体测试时间；另一方面，对SoC和SoCs的测试访问机制TAM进行科学划分，对有限的TAM资源进行合理分配，通过资源复用等策略实行分组并行测试，已成为SoC的测试亟需解决的问题。因此，就要对SoCs测试结构的测试策略进行研究，为缓解今后日益复杂的超大规模集成电路昂贵的测试开销提供可借鉴的方法。本文中，以ITC’02测试基准电路SoC d695为基础，建立SoCs系统芯片的层次化测试结构模型。借鉴毫微程序控制器思想，以宏命令为先导，运用软硬件协同设计的思想对测试结构模型进行设计与优化，设计相应的多级测试访问机制。在该层次化测试结构下，以传统SoC测试中单级测试访问机制的实现方法为依托，根据扫描测试技术原理以及IEEE1500测试标准，综合考虑芯核测试外壳的功能实现、核内扫描链平衡优化以及测试总线划分等原则进行SoCs并行测试单元Wrapper设计、SoCs多级测试访问机制TAM设计，提出了SoCs组式带宽灵活分配TAM测试策略。在测试调度控制时，采用宏模块控制的思想加以实现。将SoCs层次化测试结构分而治之、并行测试，增加了测试的灵活性，从而提高测试效率，节约测试时间，对目前日益复杂化的层次型SoCs的可测试实现与优化研究具有很大的现实意义。