随着集成电路飞速发展,电子产品日新月异的更新给集成电路的设计提出了高速换代的要求。而模拟集成电路设计要遵循各性能参数相互制约的关系,这使的某一个性能参数非常好的时候,另一个性能参数却可能成为短板,所以同时适用于不同性能指标的模拟电路设计具有很大挑战性。锁相环作为模拟电路设计的一个典型代表,其在固定输入输出频率时的低抖动要求较容易实现,但是当输入或输出频率变化时,势必会使某些固定的环路参数成为一个变化的量,使PLL系统成为一个动态系统,该系统对不同频率输出点的抖动性能没有一个很好的收敛性,所以宽输入输出频率范围的低抖动锁相环设计是一个难点。本文在40nm CMOS工艺下研究了宽输入输出频率范围锁相环的低抖动实现,通过系统级,行为级、电路级和版图级的全方位研究,得到影响锁相环输出抖动的三个主要因素:电源噪声、压控振荡器控制电压波动和抖动在整个输出频率范围的不一致性。为了实现抖动在整个输出频率范围的一致性,本文改进了常规的自适应带宽锁相环架构,通过理论推导,验证了该架构带宽和阻尼因子随参考频率的的变化可以自适应。为了Vc电压波动的抑制,本文从锁相环行为级分析了鉴频鉴相器和电荷泵的非理想因素,在此基础上改进了鉴频鉴相器和电荷泵的电路结构。验证结果表明锁相环在锁定状态下,本文采用的设计使压控振荡器控制信号上的峰峰值从2.1mV下降到0.13mV,下降了一个多数量级。为了抑制电源噪声对锁相环输出抖动的影响,本文从锁相环外部设计了低压差稳压器,实现弱噪声电源供电;然后对压控振荡器等模块进行了高电源抑制比的设计。验证结果表明本文的设计策略使电源上10%的噪声被衰减到不足0.5%。本文最后实现了一款40nm工艺下的宽输入输出频率范围低抖动锁相环,并设计了版图和测试芯片。通过电路与版图的仿真结果和文献中的PLL仿真结果对比,本文所设计的PLL抖动非常低,10000个周期的周期周期峰峰值抖动只有不到1%,RMS抖动也只有1.2‰,超过了文献中同类型的PLL。并且该PLL的抖动一致性较好,实现了宽输入输出频率范围高性能PLL的要求。