飞速发展的航天技术需要兼具高可靠性和高性能的集成电路。纳米CMOS集成电路在带来高性能的同时,也带来了可靠性方面的挑战。质子作为空间环境注量最高的粒子之一,具有较强的穿透能力,严重威胁纳米CMOS集成电路的正常工作。本文以65纳米和28纳米CMOS集成电路作为主要研究对象,以理论分析、软件模拟和质子辐照试验作为研究方法,对质子辐射引发的低能反冲核的电荷沉积机理、SET、SEU以及质子累积辐射对单粒子效应的影响展开系统研究。本文的主要工作和创新点如下:（1）将反冲核电离效率引入单粒子效应模拟分析,使分析更加符合真实的物理过程。本文选择TRIM蒙特卡洛模拟法来提取反冲核电离效率（<100%）,并将反冲核电离效率引入电荷沉积计算,为空间质子软错误率评估提供了理论支撑。模拟发现低原子序数（Z）反冲核的电离能普遍较大,如SiC中C反冲核（Z=6）的电离能高于Si反冲核（Z=14）,SiO₂中O反冲核（Z=8）的电离能高于Si反冲核,这为工艺级抗辐射加固提供了一些思路。（2）发现了低能（≤10 MeV）质子引发的SET现象,并分析了相关机理。通过试验发现在65 nm CMOS体硅工艺下,低能质子（≤10 MeV）引发的SET脉宽可超过200 ps。随着质子能量上升,平均SET脉宽也在升高。考虑到空间低能质子的高注量率,认为低能质子SET引发的SER不可忽视。分析认为质子直接电离产生的SET无法被片上自触发SET捕获电路捕获,被捕获的SET主要是由O和Si反冲核引起的,并且O反冲核引发的SET脉宽更宽,并分析了O反冲核引发的SET脉宽更宽的两方面原因。（3）通过低能质子辐照试验揭示了低能（≤10 MeV）质子在65 nm体硅CMOS SRAM中引发的MCU模式,并模拟分析了SRAM存储单元临界电荷对质子SEU的影响以及反冲核引发SEU的机理。低能质子引发的MCU通常都沿着SRAM位线出现,不在同一个字中,因此可以被ECC纠正。分析认为这些MCU主要是由反冲核沉积电荷扩散以及阱电势扰动引发的。针对65 nm体硅CMOS SRAM存储器开展了TCAD和Geant4模拟,解释了SEU截面随低能质子（≤10 MeV）能量升高而出现三种趋势（逐渐减小、先减小后增大、逐渐增大）的原因。分析认为在反冲核引发的SEU中,氧反冲核引发的SEU最多。（4）揭示了高通量质子累积辐射对瞬态效应的影响,并开展了机理研究。通过交替式重离子/质子/重离子辐照试验,发现质子累积辐射会显著增大重离子SET脉宽和截面。当1.2 MeV质子辐射通量低于3×10¹³/cm²时,质子累积辐射提高芯片SET敏感性的机理主要是总剂量效应减小了PMOS晶体管的开态电流I_on。当1.2 MeV质子辐射通量高于10¹⁴/cm²时,质子辐射也会增大N-well电阻率,并且降低载流子迁移率,从而提高SET敏感性。建议对于深空探测等会受到较多质子辐射的应用,纳米CMOS集成电路需开展重离子/质子/重离子交替测试,以此来保证抗辐射能力。论文最后对纳米CMOS集成电路质子辐射效应的未尽工作和未来的研究方向进行了梳理和展望。总而言之,本文的工作涉及纳米CMOS集成电路在质子辐射下的现象、机理和有关模型,对航天抗辐射纳米CMOS集成电路工艺的选择、电路的设计、软错误率的评估以及考核标准的建立均具有参考价值。