Reed-Solomon码（RS码）由于其强大的纠错能力而在无线通信系统中得到深入研究和广泛应用。JPEG2000无线传输标准(JPWL)规定对图像数据帧的主头部(Main Header)和块头部(Tile Header)等重要信息通过RS编码进行错误保护。传统的RS译码器都是采用基于伴随式的硬判决译码算法。另一方面，理论和相关实验均表明，包含信道可靠性信息的RS软判决译码算法能获得比硬判决译码算法更强的纠错能力。近年来，随着人们对通信需求的不断增加，高性能的RS码软判决译码算法的电路实现显得越来越重要，与此同时，超大规模集成电路(VLSI)技术的进步为其实现提供了条件。　　 本文详细探讨低码率RS码软判译码算法关键模块的VLSI设计，主要的研究对象是JPWL中规定的RS(40，13)。在研究中采用KV算法实现RS(40，13)软判决译码器的关键模块——多项式插值模块和因式分解模块。本文首先介绍KV算法的原理，然后分析电路整体构架和相关模块，优化并实现电路结构，并通过Verilog HDL代码进行电路描述，在Modelsim下完成功能仿真，通过FPGA验证全面验证了设计的正确性。本文还研究基于标准单元的半定制集成电路设计方法，在Design Compiler、PrimeTime、Formality 和Astro等EDA工具的辅助下，用SMIC 0.18μm CMOS标准单元库完成了RS(40，13)译码器中插值模块的芯片设计。　　 根据逻辑综合与版图设计的结果可知，RS软判译码关键模块的系统时钟达到200MHz，以此二模块为核心的RS软判译码器的译码速率超过32Mbps。