随着数字处理芯片性能的提升和无线通信技术的发展,对ADC(模数转换器)的速度和精度提出了新的要求。流水线结构的ADC特别适合于高速高精度应用场合,受到广泛青睐。无采保的流水线结构能有效降低功耗、噪声和非线性已成为目前研究的热点。对于无采保结构的流水线ADC而言,第一级电路的设计至关重要,其性能好坏直接决定整个ADC性能的优劣。论文以第一级电路设计为例介绍了无采保高速流水线ADC的设计过程。第一级电路主要由采样网络、子ADC、子DAC(数模转换器)、dither(随机抖动)注入以及余差放大器组成。在无采保流水线ADC中,采样网络和子ADC同时对输入信号进行采样,这两部分必须精确匹配,以保证采样得到的输入信号相同。子ADC将采样到的输入信号量化产生本级输出的数字码。子ADC的输出经编码后作为子DAC输入。子DAC输出与采样网络采样到的输入信号及dither信号作差,经余差放大器放大后产生后级输入信号。子ADC中比较器存在失调电压,需采用冗余位校正算法。为有效提高子DAC中单位电容大小,将子ADC奇偶比较器输出区别编码。Dither信号通过向输入信号中注入确定的噪声来降低DNL(微分非线性)误差,可以有效提高ADC线性度,为不降低SNR(信噪比)需在输出的数字码中减去噪声所对应的数字码。余差放大器采用高增益宽带宽放大器以满足所处理的模拟信号的精度、速度要求。在余差放大器中采用摆幅缩放技术即可以提高放大器输出模拟信号的线性度,又可以增大单位反馈电容大小提高匹配性。论文首先给出了流水线ADC的基本组成,并分析了其电路实现中存在的非理想效应,针对这些非理想效应介绍了相应的消除技术。这些消除技术包括:改进的自举开关、高速比较器的输出失调消除、dither技术、高增益高带宽放大器等。最后,对ADC的基本组成模块和性能提高技术的具体电路实现过程进行了介绍。提出的ADC基于SMIC 0.18μm 1.8V 1P6M CMOS标准工艺制程,版图总面积4.95mm2。对设计的电路进行仿真表明:改进的自举开关,当采样频率为166MSps,输入频率为17.578 125MHz、峰峰值为2V的正弦差分信号时测得输出信号的SFDR(无杂散动态范围)为110dBc;高速比较器传输延时为438.5ps,失调电压期望为90.55μV,标准差为5.47mV;在166MSps采样频率下,当输入-0.913 1dBFS频率为17.700 195 312 5MHz信号时,测得整体ADC的SNR为84.606dB、SFDR为105.027dBc,而当输入信号频率上升到899.291 992 187 5MHz时,SFDR依然有58.566dBc。在不同工艺角下对整体电路仿真显示最坏情况下SNR为81.756dB,SFDR为95.502dBc。