随着电子信息技术的飞速发展,电信号呈现出高度复杂化的变化趋势,针对高频、瞬态信号的捕获、分析,需要更高带宽、更高采样率的数据采集系统。采样率作为数字示波器的核心指标之一,在很大程度上代表了其对复杂电信号的捕获能力。提升数据采集系统前端模数转换器(Analog to Digital Converter,ADC)的性能和利用并行采样方法的系统架构是提高数字示波器采样率的两个有效途径。国外主流示波器厂商通过以上两大途径大幅提高了采样率指标,并推出了超高采样率的数字示波器产品,由于国产ADC芯片性能远远落后于国外先进厂商的高端产品,通过提高单ADC芯片性能来提高采集系统采样率十分困难。在此背景下,本文基于数字示波器对超高速数据采集系统并行架构、多ADC多FPGA之间的同步问题进行了深入研究,设计了双通道20GSPS数字示波器的数据采集系统的硬件平台,其主要指标为:双通道20GSPS或四通道10GSPS的最高实时采样率、8bit垂直分辨率。本文的具体研究内容如下:一、根据超高速并行采样系统的结构和基本原理,通过对超高速采样系统并行架构的深入分析,使用8片5GSPS的ADC和9片FPGA构建了双通道20GSPS数字示波器的数据采集模块,包括宽带信号多路驱动模块、多ADC采样阵列、海量数据同步处理模块、采集系统供电模块等。二、双通道20GSPS并行采样阵列的设计,主要包括8路采样时钟的产生电路和基于高精度延迟器的多ADC同步复位电路。在基于模块化设计的多通道高速数据采集系统中,详细分析了时钟抖动对超高速数据采集系统性能的影响和多ADC之间硬件复位的不确定性。三、多时钟域高速数据接收处理传输方案的研究与设计。深入分析了可编程逻辑器件(FPGA)内部高速数据接收和处理的时钟方案,设计了基于ISERDES的高速数据降速模块,硬件均匀抽点模块,基于先进先出(FIFO)存储单元的高速数据缓存模块,多级FPGA之间的源同步数据传输模块,多ADC数据跨时钟域同步及20GSPS波形拼合模块。四、针对基于并行架构的多ADC、多FPGA之间的数据同步问题,构建了TIADC系统中的多通道数据同步模型,分析了同步不确定性导致的数据失配现象及其根源。通过对TIADC系统中多ADC、多FPGA之间采集、存储同步方案的总结比较,设计了基于并行架构的同步复位体系,提出了一种快速便捷的基于ADC测试模式的同步自动校正方法,包括单ADC多核间的BUFR同步复位自动校正方法、单ADC同步复位的自动校正方法、多ADC同步复位的自动校正方法和多FPGA间实时存储同步的自动校正方法。通过对各个功能模块的调试和整机系统性能的测试,本文设计的双通道20GSPS数字示波器数据采集系统的采样率、分辨率、通道间同步延迟等主要指标达到设计要求,其快速便捷的多ADC、多FPGA间的同步自校正方法保证了TIADC系统的稳定可靠。