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MOS器件（Metal Oxide Semiconductor Field Effect Transistor-MOSFET）的特征尺寸已经降到32nm以下,器件的沟道电容、工作电压、漏极电流和物理尺度不断缩小,器件性能不断得到提升-更高的工作速度、更低的功耗、更小的体积。为了保持以往较高的电流驱动能力和实现更小的延迟,必须减薄栅氧化层的厚度。但是减薄的栅氧化层带来了急剧增加的栅极漏电流（gate-leakage current）。为了拥有优异的MOS器件性能同时要抑制栅极漏电流增加,需要用新型高介电常数（high-κ）的材料取代传统的栅介质材料SiO2。多数高材料并不能很好地与硅衬底和多晶硅兼容。高材料本身的物理特性引起了如栅极漏电流、热稳定性、电子陷阱等可靠性问题,MOS器件性能退化。本文主要研究了高材料的物理特性和几种高κ栅MOS器件的电学特性,如栅极漏电流、电容-电压特性（capacitance-voltage characteristics）、边缘电场效应。本文从理论分析和器件模拟两方面对高κ栅的电学特性进行研究。讨论了直接隧穿,F-N隧穿,热电子发射等漏电流机制。在ISE-TCAD平台上对几种漏电流情况进行了模拟分析,高κ栅的漏电机制区别于传统SiO2栅的漏电机制,在高κ栅介质中F-N隧穿和热电子发射占主导地位。高κ材料与硅衬底之间的界面陷阱和高κ材料体内的陷阱被证实是引起MOS器件性能退化的首要因素。模拟分析了不同能量和不同类型的陷阱对MOS器件电容电压特性的影响。陷阱的俘获载流子和释放载载流子过程会增加电容量,另一方面陷阱俘获载流子之后会影响MOS器件的平带电压,所以陷阱对电容电压特性的影响是二维的。高κ栅的应用增加了栅氧化层的物理厚度,由此产生的边缘电场效应随着κ值的增大而显著。本文从电子学的角度对边缘电场效应进行原理分析,利用ISE-TCAD模拟边缘电场效应对阈值电压Vth和亚阈摆幅S的影响。并且首次分析了源极和漏极形状对阈值电压Vth的作用,对器件结构设计提供建议。