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随着智能时代的到来，芯片功能越来越复杂，时钟频率越来越高，设计规模越来越大，对集成电路的设计提出了新的挑战。只有满足时序约束，才能实现正确的芯片功能，所以芯片的时序检查工作就显得至关重要，同时正确有效的时序优化方法也是芯片设计的重点。 本文基于UMC28nm工艺条件下对MCU芯片内部模块进行物理设计，模块规模达到1200万门，并通过EDA工具PrimeTime进行静态时序分析(Static Timing Analysis,STA)，并通过工程更改命令(Engineering Change Order,ECO)完成时序优化。为了使芯片满足多种约束条件和工作环境，采用多端角多模式(Multi-Mode Multi-Corner,MMMC)分析方式，本次设计中使用多种工艺、电压、温度(Process Voltage Temperature，PVT)工作环境和三种约束条件，共构成了18中分析模式。 本文设计中片上误差(On-Chip Violation，OCV)系数高达18％，对于高频率时钟的芯片设计，会引起很多时序违例。对于在延迟计算时公共路径延迟过于悲观而导致时序违例，采用去除悲观公共路径(Common Path Pessimism Removal,CPPR)的计算方法。对于时序分析中出现的建立时间、保持还见违例以及设计规则违例（Design Rule Viration，DRV），提出了ECO优化方法，如插入延迟单元、增大或者减小单元驱动等方法。 本文讨论了设计中出现建立时间和保持时间违例竞争的情况，采用了调节时钟树和设计约束的方法，相比较传统优化逻辑路径，减少了迭代次数，加快了时序收敛。对于PT时序结果中出现的大量违例，分析发现PT和Innovus时序结果不一致，采用合理的设置方法使两者结果达成一致，提高了验证的准确性。同时对于芯片的低功耗要求，采用兼顾时序和功耗的方法，使低阈值单元面积比率达到10％，静态功耗降低33％。