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Viterbi译码器是现代无线通信系统的重要组成部分之一,主要用于前向纠错技术中卷积码的解码。现今,不同通信标准定义的卷积编码参数不同(如约束长度、编码速率),以往固定参数的Viterbi译码器已经不能满足应用的需要,且不能实现不同通信标准的兼容和自由切换。可重构系统具有通用处理器和ASIC两者的优点,能够提供硬件的效率和软件的可编程性,是一种以硬件重载的方式将一个纯空间的数字系统化解为时间上可混合构建的数字逻辑系统,与单片机、数字信号处理器等采用软件编程方法来实现系统功能的硬件实现方法有本质上的差别。这种新型的数字逻辑系统从时间轴、外部功能看上去和原有系统一样,但从元胞资源来讲,由于资源可以重复利用,资源利用率将成倍的提高,系统的硬件规模将大大下降,其主要硬件载体是基于SRAM编程的FPGA。本文将可重构技术应用于Viterbi译码器设计,采用一种新的流水结构设计Viterbi译码器,易于重构,可支持约束长度为7,8,9三种编码参数的卷积解码。ACS模块的设计采用原位更新计算方法,并巧妙安排计算状态次序,一次迭代运算完成后通过交换网络还原幸存路径信息的顺序,这样节省存储资源。译码输出采用单指针回溯方法,易于提取基核单元和参数。此外,本文还提出两种重构策略,一种是基于参数化的重构方法,另一种是自适应动态重构策略。不同约束长度和编码矢量的Viterbi译码器的硬件结构有很大的相似性,参数化重构策略正好符合这一特性,且重构的文件小,易于实现,重构时间短,可实现硬件功能的外部接续。自适应动态重构策略是根据自适应Viterbi译码算法提出的一种重构策略,可根据信道的信噪比自适应配置不同参数的译码器,大大减少计算量。本设计在Xilinx FPGA的软、硬开发平台上完成,仿真实验表明该设计可以实现不同约束长度的卷积码译码。通过比较显示,论文给出的结构具有一定的通用性,且在资源利用方面具有一定的优势。