全数字可综合时钟生成器相对于传统模拟时钟生成器,具有低功耗、芯片面积小、不同工艺制程下高可移植性的优点。在现代通讯技术高速发展的今天,低功耗小面积集成芯片的运用环境越来越多。带有动态频率调整输出的时钟生成器,能够很好地控制电路系统在不同工作负载下的功耗,延长可用时间。同时,可综合的全数字电路设计能够在不同的工艺制程下实现快速移植,不用进行重新定制设计,因此本文选取了全数字可综合时钟生成器进行研究与设计实现。本文首先提出了一种新的核心频率振荡模块结构,在原有环形振荡链的基础上,加入了延时单元旁路功能,可供选择的延时单元级数增加,使得输出的频率范围更广;针对振荡环路中出现某个延时单元有故障的情况,通过旁路该延时单元能够实现时钟生成器的正常工作,提升系统整体鲁棒性;此外,使用偶数组延时单元时,频率粗调节模块可以作为延时锁定环的延时链使用,提供对参考时钟的多相位同步信号输出,组成多功能倍频延时锁定环;也可以优化延时锁定环对应的延时单元的控制电路,使用奇数组的延时单元,组成一个低功耗锁相环,为系统提供多样化设计方案。针对新的的核心频率振荡结构,本文提出了相应的频率搜索算法与两种时钟生成器工作模式,提升了频率锁定速度和精度。本文以提出的新型核心频率振荡模块与频率搜索算法为核心,搭建了全数字可综合倍频延时锁定环与全数字可综合锁相环两种时钟生成器系统。并对两种时钟生成器进行了建模、RTL设计、数字前端仿真、后端版图设计与仿真。使用TSMC65nm全数字工艺库,完成了两种全数字可综合低功耗时钟生成器的实现。其中全数字可综合倍频延时锁定环在TSMC流片并完成测试,功耗仅有0.9mW,面积0.018mm2,频率输出范围250Mhz~1.38Ghz。第二个时钟生成器,全数字可综合锁相环芯片所占面积0.012mm2,由于对功耗方面进行了特别的优化,系统功耗仅有0.76mW,因此可以很好地应用在低功耗系统中去。两种时钟生成器均通过数字芯片标准设计流程实现,达到全数字可综合低功耗时钟生成器的设计要求。