同步通信网中，局钟系统是一种基础设施，也是一种关键设施。随着宽带时代的到来，SDH的发展，时钟处理的要求越来越高。从SDH在国内几年来的应用来看，时钟处理的质量是国内设备和国外设备的差距所在。所以网元时钟电路的设计非常关键。 传统上，网元时钟电路一般都是在模拟锁相环电路的基础上，外加一些软件或微处理器进行控制。但是这种方法对于电源噪声非常敏感，并且分立元件的实现方法占用较大的面积和消耗较多的功耗。 本文研究了数字锁相环电路的系统架构、实现方法，此外对分数分频技术也作一些探讨。在此基础上，采用数模混合技术，设计出了E1/T1/OC3锁相环电路，它单片集成了除时钟提取之外，网元时钟模块的几乎所有功能。 本芯片的最大特点是数字锁相环电路的应用，它确保在各种电压、温度条件下芯片的性能一致。为了获得更高精度的时钟，在数字锁相环电路之后又加了一个模拟锁相环电路，去除数字锁相环电路产生的本征抖动。 另外，独特的分数分频方法也保证了抖动指标。 本芯片所有指标均符合ITU—T G．783，G811—813，Bellcore GR—253—CORE，GR_1244_CORE和ETSI300011等协议的规定。