目前的磁盘由于读写速度发展缓慢已经遭遇瓶颈,半导体存储器的飞速发展使得其在存储界的应用日益广泛,可能有取代磁盘的趋势。而半导体闪存容易发生位翻转而导致错误的特点使得硬纠错码编译码器的研究与设计显得日趋实用化。BCH(Bose Chaudhuri Hocquenghem)码由于其代数结构算法的特性使得其容易使用线性反馈移位寄存器实现,并且在纠错位比较少的情况下,其运算速度和资源消耗均具有一定优势。本文研究了BCH码编码以及解码算法的理论,提出了一套以byte为基本输入单位进行编译码的并行算法,在译码的钱氏搜根器部分采用了32位的并行算法。在以高效低面积开销,低功耗等为目标下提出了基于伽罗华域中复合域运算代替通常的多项式展开乘法。并最终用Verilog HDL实现了整个算法,在整体结构中采用了流水线的并行结构,使得译码器可以同时译码两个码字,大大提高了译码器的工作效率。在计算错误位置方程的迭代算法模块,本文采用了乘法器复用的设计思路,使得整个迭代算法模块仅仅使用了8个乘法器,虽然对此模块的运算速度有了一定的降低,但是其带来的硬件资源消耗的节省是非常明显的,对需要使用多达8组编译码器的固态硬盘主控芯片而言,这样的硬件消耗的节省显得具有重要意义。另外,本文设计了一个能自动验证的仿真验证平台,在此平台上通过大量仿真可确保代码的正确性。