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随着超大规模集成电路工艺的发展,芯片的设计已进入纳米时代。先进的工艺使得人们能够把处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个大规模的芯片上,形成SoC片上系统。在SoC设计过程中,为了在规定的时间完成设计,提高系统的可靠性,传统的RTL综合方法难以达到设计再利用的目的,而建立在IP复用基础上的SoC设计,使设计方法从电路设计转向系统设计。非易失性存储器IP复用已成为当今许多SoC系统解决方案的一个重要组成部分,采用IP复用能大大缩短上市周期,可以更好的利用现有的工艺技术,降低成本。针对目前SoC系统对嵌入式存储器的需求现状,本文研究了eEEPROM IP在SoC系统中的嵌入及验证,主要工作包括以下几个方面:1.依据设计要求,选用了Aplus的IP硬核,它包括8k×14bit的Flash和128×8bit的EEPROM,并对其接口及时序进行了分析,满足设计要求。2.基于多模式访问技术,设计了eEEPROM在IAP和ICSP访问模式下的关键电路,主要包括缓冲电路、总线兼容电路以及多模式访问控制电路;设计了eEEPROM在IAP和ICSP访问模式下的工作流程。3.设计了eEEPROM IP使能信号的接口电路,接口电路的设计主要是写入、读出、全擦除和单字节擦除等四个使能信号;搭建了HSIM+NC-Verilog数模混合仿真平台,并在该平台上对嵌入的eEEPROM IP完成了全电路的仿真验证,实现了eEEPROM的功能,达到了设计的要求;设计了eEEPROM IP相关的版图,完成了DRC及LVS,并对芯片的功能进行了测试。4.以一个eEEPROM的应用设计为例,简要介绍了eEEPROM的操作方法,验证了eEEPROM功能的正确性。在本课题的整个设计过程中,综合应用了各种软件仿真方式及硬件测试方法,来验证本文设计中的eEEPROM能够正确的完成写入、读出、全擦除和单字节擦除等功能。并采用了SMIC 0.35um 2P3M CMOS工艺对电路进行仿真验证,已在该工艺下实现了流片。