随着微电子工艺尺寸已经缩减到超深亚微米和航天事业的飞速发展，运行在辐射环境中的芯片的可靠性越来越重要，而且应用于宇航设备的芯片规模也越来越大，由此加大了设计困难。半定制设计方法大大缩减了芯片设计周期，其中标准单元库至关重要，它是半定制芯片设计流程的重要支持。本文设计SMIC0.18μm工艺的抗辐射组合逻辑单元库，以支持抗辐射芯片的自动化设计流程。
　　论文首先研究了空间辐射环境并分析了辐射效应和常用的抗辐射加固方法。单粒子瞬态效应常发生在组合逻辑单元，总剂量效应和单粒子闩锁效应对组合逻辑单元的影响也不可忽视。针对SET效应，本文采用容错延迟滤波方法设计组合逻辑单元的晶体管级电路。容错延迟滤波结构包括延时部分和C单元两部分，通过TCAD工具对NMOS和PMOS进行二维器件建模，仿真不同能量值射入时产生的SET脉冲宽度，选取LET值为50mgMeV·cm2/时的脉冲宽度来设计延时部分。采用双指数型电流源模拟粒子注入，对设计的标准单元中的74个基本的组合逻辑单元的电路进行抗SET性能的仿真和分析，确定所有组合逻辑单元具有屏蔽0.4ns的SET脉冲宽度的能力。保护环不仅能够消除总剂量效应给集成电路带来的影响，而且具有很好的抗单粒子闩锁效应，因此本文采用保护环结构，并根据SMIC0.18μm工艺的物理设计准则进行组合逻辑单元的版图加固设计。电路级和版图级的加固设计使得设计的组合逻辑单元具有抗SET、SEL和TID能力。
　　本文是基于商用SMIC0.18μm工艺进行抗辐射加固库的设计，完成Spice网表和GDSⅡ版图设计后，提取物理信息LEF库和天线效应LEF库，对版图网表进行仿真和特征化提取，得到LIB时序库，完成整个抗辐射库的建库过程。最后用DesignCompiler工具调用建立的抗辐射标准单元库和其他IP对微控制器的RTL设计进行逻辑综合，并用Formality工具进行RTL设计和门级网表一致性检查，确定综合后的门级网表能够用于布局布线。最后采用SoCEncounter布局布线工具进行一种微控制器芯片的物理版图的实现。通过微控制器芯片的设计验证建立的抗辐射标准单元库的可用性。