【摘 要】
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随着无线通信技术的高速发展和数据流量的不断提升,对锁相环的性能提出了更高的要求,因此近年来诸如SSPLL、ADPLL、BBPLL、SPLL等新型的高性能锁相环成为了人们研究的热点,而将DTC应用于新型锁相环使得这些锁相环展现出更优的性能。本文将对基于DTC的小数型SPLL的关键技术展开研究,其中重点研究可编程整数分频器和DTC控制与校准模块。本文首先介绍了小数型SPLL的基本原理,详细分析了各个主
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随着无线通信技术的高速发展和数据流量的不断提升,对锁相环的性能提出了更高的要求,因此近年来诸如SSPLL、ADPLL、BBPLL、SPLL等新型的高性能锁相环成为了人们研究的热点,而将DTC应用于新型锁相环使得这些锁相环展现出更优的性能。本文将对基于DTC的小数型SPLL的关键技术展开研究,其中重点研究可编程整数分频器和DTC控制与校准模块。本文首先介绍了小数型SPLL的基本原理,详细分析了各个主要模块,并建立了环路的线性模型,推导出了环路的传递函数,然后在此基础上分析了环路的稳定性和噪声模型、Δ-Σ调制器噪声对环路的影响,以及消除Δ-Σ调制器的方法,并给出了基于DTC的小数型SPLL的系统结构,最后完成了可编程整数分频器和DTC控制与校准模块的设计。可编程整数分频器采用了基于2/3分频器的结构,由2/3分频器链和逐级重定时模块组成。为了提高2/3分频器链的工作频率,工作频率最高的第一级2/3分频器采用了CML结构,其余的级采用改进型C2MOS结构。逐级重定时模块的应用使得分频器在任意分频比下延迟为固定值,提高了分频器的线性度和噪声性能,同时避免了亚稳态现象的发生。DTC控制与校准模块主要包括Δ-Σ调制器、数字控制与校准、阈值自校准比较器三个部分,模块实现了DTC控制字的产生,并基于LMS算法来校准DTC的增益误差,从而抵消了量化噪声。可编程整数分频器和DTC控制与校准模块采用65nm RF CMOS工艺进行设计,设计采用半定制和全定制相结合的设计方法。最终,可编程整数分频器模块的版图面积为0.58mm×0.6mm,DTC控制与校准模块面积为0.2mm×0.17mm,最差情况下的后仿真结果表明:可编程整数分频器的工作频率范围为2GHz～14GHz,分频比范围为128～255,总电流功耗为1.8m A,满足设计指标的要求。DTC控制与校准模块可以在高达100MHz的频率的环境下正常工作,增益校准精确度小于1%,平均工作电流小于0.8m A。基于DTC的小数型SPLL已经流片,测试方案在文中给出,有待下一步测试验证。
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