锁相环(Phase-Locked Loop,PLL)电路作为时钟倍频器已经成为当代SOC系统必不可少的核心组成部件。锁相环位于SOC时钟树的最上端,其性能的优劣直接影响并决定了全芯片的最高工作频率和稳定性。随着时钟频率的不断提高,系统的性能受锁相环的影响越来越大,锁相环技术已经成为当代SOC的核心技术之一。模块化设计方法和IP核复用技术使超大规模集成电路设计成为可能。内嵌锁相环IP核电路主要有三种类型:模拟型、数模混合型和全数字型。模拟型和数模混合型锁相环可以实现频率的连续调节,从而能够达到很高的精度,但模拟电路设计难度较大;而全数字型锁相环设计具有难度相对较小、可移植性好、锁定时间快、抗噪声能力强等优点,逐渐成为锁相环设计的焦点。在国外锁相环的工作频率已经达到或超过了6GHz,与此同时,国内自行研制的超过500MHz的高性能锁相环都很少,锁相环技术已经成为国内SOC设计的瓶颈之一。因此,设计自主知识产权的高性能锁相环已经迫在眉睫。本文研究全数字锁相环(ADPLL)的相关理论知识,设计实现了一款高性能可编程锁相环。全数字锁相环的实现方式多种多样,而且绝大多数是非线性系统,所以目前还没有比较成熟的精确的数学模型来对该系统进行建模。本文首先建立了ADPLL精确的数学模型,并用控制理论证明了该模型的稳定性,最后介绍了电路实现、仿真结果及性能分析结果。本论文主要内容包括:1.研究了高性能ADPLL的数学模型和工作机制,研究了锁相环稳定性的相关理论。对所设计的锁相环进行了精确的数学建模,并用李亚普诺夫方法验证了系统的稳定性。2.对数字CMOS工艺下的锁相环实现技术进行了研究。提出了ADPLL的整体设计方案,特别是提出了接近零死区的鉴相器以及高精度的数控振荡器的设计方法。3.提出了鉴频和鉴相分开工作的捕获方式,大大缩减了捕捉时间。4.在对锁相环相关理论研究的基础上,基于SMIC0.13μmCMOS工艺,设计实现了一款高性能可编程锁相环。经模拟验证,该锁相环的最高输出频率可达570MHz。