随着嵌入式技术的不断发展,物联网（InternetofThings,IoT）设备被广泛应用在海洋监测、航空航天、消防安全等场景。受本身体积及应用环境空间规模的制约,存储器容量、系统功耗一直都是物联网设备需要克服的短板。目前,物联网设备大都采用动态随机存取存储器（Dynamic Random Access Memory,DRAM）作为主存储器。DRAM属于易失性存储器,掉电丢失数据,其必需的刷新操作也增大了系统功耗。另外,DRAM在20nm技术节点处遇到缩放瓶颈,难以提高芯片集成度,无法在存储密度方面取得更大的突破。因此,基于DRAM构建的主存储器系统不能很好地满足物联网设备对高存储容量、低功耗的要求。相变存储器（Phase Change Memory,PCM）作为一种非易失存储器（Non-Volatile Memory,NVM）,具有掉电不丢失数据、低功耗、高集成度等特性。相较于传统的DRAM,低功耗、高密度的PCM更适合作为物联网设备的主存储器,有利于提升性能并节约能耗。然而,随着存储单元尺寸的不断缩小,高密度的PCM在20nm及以下技术节点会遇到不可忽视的写干扰（Write Disturbance,WD）错误。写干扰错误是指在进行写操作时可能会使某些存储单元值发生改变,从而破坏存储器的数据可靠性,影响程序的正常运行。在构建基于PCM的主存储器系统的同时,需要解决影响数据可靠性的写干扰问题。针对PCM中的写干扰问题,研究人员提出一系列解决方案。写干扰错误由存储单元之间的散热造成,因此一种简单方案是拉大单元间距以增加隔热的效果,但是该方案严重降低存储器密度。为保证PCM的数据可靠性以及设备的正常运行,本文提出缓解PCM中写干扰的设计方案。在字线层面,对写入数据进行压缩和编码,即数据预处理,以减少数据中引起写干扰错误的数据模式,然后将处理后的数据写入存储器。在位线层面,合理分配存储器资源,优化验证数据时的读操作,建立消除写干扰错误的纠错池。在读出存储器中的数据时,需要寻找相应的存储行并查询纠错池,最后依次进行解码与解压操作。本文针对上文提出的解决方案进行仿真验证,并与现有方案作对比评估。实验结果显示,与基准方案（验证并纠错）相比,写干扰错误率减少66.8%,整体开销减少16.5%。完成验证与评估后,本文将提出的解决方案部署至现场可编程逻辑门阵列（Field Programmable Gate Array,FPGA）,实现缓解写干扰的设计方案。FPGA在PCM读写数据的过程中充当桥接单元的角色,对读写数据分别做出相应处理,保证PCM的数据可靠性及处理器与存储器之间数据交互的正确性。本文提出并验证基于PCM的写干扰缓解策略,然后部署于FPGA硬件平台以实现写干扰缓解策略,具备可行性及应用前景。