随着集成电路设计工艺的进步和设计技术的革新,其工艺尺寸快速下降,辐射诱导的软错误在数字系统中变得越来越严重,数字电路的可靠性受到严重的威胁。针对集成电路的抗辐射加固研究已成为近年来国内外微电子学领域日益关注的课题之一。早期的研究认为,组合逻辑电路的软错误率由于三种屏蔽效应一逻辑屏蔽、电气屏蔽、锁存窗口屏蔽的存在,相对于时序逻辑电路的软错误率是可以忽略不计的。但是随着工艺尺寸随摩尔定律不断下降,三种屏蔽效应作用的减弱,组合逻辑电路的软错误率不断上升并在某些电路中超过了时序逻辑电路的软错误率,严重影响了集成电路的可靠性和可用性。针对以上问题,本文做了以下几方面的工作。首先,学习集成电路软错误的相关概念并研究软错误产生的机理,研究逻辑门的三种屏蔽效应一逻辑屏蔽、电气屏蔽、锁存窗口屏蔽,分析故障脉冲的生成和传播机制及对集成电路可靠性的影响。分析并比较国内外现有组合逻辑抗辐射加固技术。其次,分析了CVSL门的特性,提出"CVSL门对”结构并验证其容错性能。CVSL门的双存储方式和内部反馈结构使其具有比普通CMOS门更强的电气屏蔽能力,对故障脉冲的传播具有较强的免疫能力。最后,提出了基于"CVSL门对”结构的组合逻辑选择性加固策略。使用加州大学开源工具BFIT对组合逻辑电路的节点进行软错误敏感度评估,据此提出对组合逻辑进行选择性加固的选择策略,该策略使用所提的‘’CVSL门对”结构与电路中软错误敏感触发器相连的输出端进行替换,有效提高组合逻辑电路的可靠性和可用性。使用HSPICE模拟仿真工具在不同注入电荷下对所设计的电路结构的容错性能进行测试。使用BFIT工具计算电路中各个节点的软错误率,并对加固后电路的性能、开销进行评估。实验结果表明,被加固电路软错误防护率可达90%以上,仅带来12.54%的面积开销。由于本文加固策略只需针对组合逻辑电路的最后两级门进行加固,带来的延时开销可忽略不计。