由于集成电路行业的高投入高回报的特性,对项目的成本核算的要求变得越来越高。虽然半导体设计公司的核心竞争力是其智慧财产(IP核),但是如何把核心竞争力变成钱仍然需要对成本的考量和精确控制。集成电路制造的主要成本集中在芯片的制造,封装和测试中。而晶圆的良率好坏决定了量产后进入投资回报期时的成本。所以在做投资计划时,一个合理的良率估算是必需的要素。而如何建立一个精确的良率模型,特别是针对先进工艺建立合理的良率模型是本文所讨论的课题。良率模型的主要组成部分是概率模型,其统计的是随机缺陷所导致的良率损失。论文对不同概率模型进行了分析比较,根据集成电路的实际情况,以及考虑在不同工艺下的连续性,最终选用了传统的泊松模型,并在其基础上根据40nm和28nm的特点进行了修正集成电路设计离不开计算机辅助设计工具。在计算芯片面积时,先进工艺的芯片面积不能等同于实际面积。只有那些对缺陷较敏感的地方才是真正的良率有效面积。论文使用了Mentor公司的计算辅助工具：关键区域分析(Critical Area Analysis,简称CAA),对芯片组成的不同模块进行分析,计算出关键区域面积。然后利用泊松模型和工厂提供的缺陷密度计算模块的良率。在芯片中,存储器占据了比较大的面积。在存储器中随机缺陷导致的良率损失也占了所有损失中的一大部分。现代存储器设计中往往采用冗余设计来提高存储器的良率。在良率模型中也必须考虑存储器的可修复比例,把其计算在预估良率之中。论文结合了传统概率模型,提出了一些良率模型与先进工艺结合的过程中所遇到的问题,针对这些问题提出了解决方案。论文还列举了利用关键区域分析(CAA)来进行良率分析的实例。论文根据模型计算的结果和实测结果进行了比较,并进行了修正。论文利用模型计算了某个40nm工艺的良率,该产品的模型计算结果与实测结果相差4%。论文也通过模型计算了某28nm工艺的产品良率,该产品的模型计算结果与实测结果相差1%。