随着信息技术的飞速发展,嵌入式So C技术广泛应用在便携式电子设备中,成为集成电路发展的重要支柱。静态随机存储器（SRAM）是So C和处理器中的重要组成部分,其速度,功耗和面积等性能制约着So C和处理器的发展。随着工艺制程和电路结构的改善,SRAM的性能取得了极大的提升,但是大容量高性能SRAM的设计仍是当今研究的重点。针对72M异步SRAM的设计需求,本文基于65nm工艺设计了一款8KX16SRAM。前仿真在最坏PVT条件下的读出速度为2.28ns,在tt条件下其工作速度达到1.47ns,满足了设计需求,并用全定制设计方法设计了8KX16 SRAM的版图。本文主要围绕外围电路中的译码电路、灵敏放大器电路和全定制版图展开。为了满足高速高稳定性译码器要求,本文首先确定了两级静态译码器结构。用逻辑努力理论确定了译码器延迟链的MOS管尺寸,使译码速度达到最优,经Hspice仿真在tt条件下译码器的延时为0.339ns。本文以电流镜型灵敏放大器为基础设计了一款三级放大的灵敏放大器电路,交叉耦合型灵敏放大器作第一级,电流镜型灵敏放大器作第二级,推挽电路作第三级。在tt条件下,该灵敏放大器用Hspice仿真的工作延时为0.207ns,相比于单级放大器工作速度明显提高。本文最后对8KX16 SRAM的版图设计进行了详细的阐述。