基于可重构处理器进行深度卷积神经网络（Deep Convolutional Nerual Network,DCNN）算法加速已经是一种广泛的技术,其中稀疏神经网络加速是研究的热点。然而,绝大多数声称拥有高算力的计算设备并不能在高效率,低延迟以及低功耗下运行神经网络算法,因此在对多样的计算场景下,神经网络加速器在效率、延迟、和功耗方面依然有很大探索空间。本文研究了稀疏神经网络硬件加速中的三项关键技术,本文的主要贡献如下:（1）绝大多数神经网络算法的推理工作均在通用计算设备中完成,而通用计算设备并不能提供很高的能效,且无法对稀疏卷积模型提供很好的加速能力。本文设计了稀疏神经网络卷积计算的计算电路,能够对卷积核中任意位置的0值感知并减小计算量,提升能效;（2）卷积神经网络中复杂的数据读取给高延迟的片外访存过程带来了额外的压力。因为数据不连续等问题,进行片外访存时,数据读取单元往往无法充分利用带宽,严重影响了系统运行效率。本文针对卷积加速器数据搬运的真实场景,分析了带宽利用率情况,并提出了改善片外访存带宽利用率的策略;在实现方式上,我们采用基于Vitis HLS上设计了编译器优化插件,能自动识别并优化片上带宽使用情况。（3）对稀疏加速器而言,各个计算单元的同步工作会严重降低效率,在前人的工作中,通过为每个计算单元设计单独的存储器来实现异步卷积,但这将消耗大量的片上存储器资源。为解决此问题,在本文提出的加速器基础上,我们设计并实现了异步卷积下的共享特征图缓存器设计,通过哈希算法完成地址索引,解决了一组缓存器同时提供多个计算单元的地址访问冲突问题,同时共享缓存器的设计减少了数据冗余,节约了片上资源。在基于以上优化后的加速器中,我们最终在加速器中运行ResNet50推断并在Intel Arria a10 1150GX上部署,实现了497GOPS的吞吐率或1579GOPS的等效算力,且功耗仅为22瓦。