随着集成电路的高速发展,芯片集成度不断提高,工艺尺寸越来越小,金属互连线的寄生效应带来的串扰和电压降等信号完整性问题成为电路设计中不可忽略的关键问题,会对集成电路设计的准确性产生严重影响。因此,正确处理深亚微米工艺下的寄生效应问题对于集成电路的发展是至关重要的。在深亚微米工艺下,为了使集成电路后端设计流程中静态时序分析结果更加精确,本文针对电源网络上的电压降对电路时序的影响进行研究。基于28nm工艺下的某商用DSP芯片开展后端物理设计工作,分析电源网络的电压波动情况,计算其对逻辑单元延时的影响,并将其集成到静态时序分析的计算引擎中,使得静态时序分析的流程更加完善。具体研究内容如下:（1）通过分析深亚微米下物理设计的原理和方法,提出考虑电源网络起伏的静态时序分析流程。该流程在传统静态时序分析流程的基础上,将电源网络起伏对电路逻辑单元延时的影响添加进静态时序分析中,能够更加精确的计算单元延时,使分析结果与芯片实际情况更加接近,在芯片设计过程中有助于提早发现由电压波动引起的逻辑错误问题,缩短芯片设计周期。（2）利用Innovus工具完成某商用DSP芯片的后端物理实现工作,对该芯片进行布局布线,物理实现结束后抽取设计电路的def,lef,gds文件。然后对芯片进行IR-drop分析,根据分析结果可以得到芯片中不同位置下每个逻辑单元的不同电压降值,根据不同电压降值,在集成电路静态时序分析的过程中引入对单元时序的影响,改变单元的延时,使得静态时序分析中的单元延时根据电源网络电压降的不同而发生变化,从而达到在静态时序分析中考虑电源网络起伏的目的。通过两种流程下静态时序分析结果的对比,表明考虑电源网络起伏的静态时序分析流程得到的时序结果更加精确。（3）将考虑电源网络起伏的静态时序分析方法应用在宇航集成电路中,提出考虑电源网络起伏的集成电路软错误评估方法。与传统流程下的软错误评估方法相比,考虑电源网络起伏的宇航集成电路软错误评估方法的结果能够更真实地反映电路的软错误数,在宇航集成电路软错误评估方面具有重要的参考价值。综上所述,本文提出的考虑电源网络起伏的纳米集成电路静态时序分析方法在先进工艺下具有非常重要的应用价值,可用于多个领域的集成电路设计。