随着集成电路行业的快速发展,高速数模混合系统对信号时序的要求日益增加。所以,设计电路时可以通过添加若干延时单元,以补偿信号路径间的延时差异、解决时钟歪斜等问题。延时单元已经在均衡器、天线阵列以及延时锁相环系统中得到广泛的应用。而且,延时单元的重要作用决定了延时锁相环等系统的性能。因此,延时单元成为一项重要的研究模块。本文首先设计了基于延时锁相环的延时单元。延时锁相环由四大基本模块组成,分别是鉴相器、电荷泵、环路滤波器和压控延时线。本设计采用分频器解决鉴相器工作频率的限制。同时,引入简单的NMOS管,解决了传统延时锁相环无法锁定和谐波锁定的问题。延时单元采用源极耦合差分结构,实现较小延时和提高输入信号的频率。本设计采用IBM0.13μmCMOS工艺,芯片总面积为520x720μm2。后仿真表明,延时锁相环实现了输入信号频率为3GHz-5GHz。延时线包含10级延时单元,当输入信号为5GHz时,产生10个等间隔的时钟信号,每级延时为20ps。当输入信号分别为3GHz和5GHz时,延时锁相环输出信号的静态延时误差为2.6ps和8.5ps,峰峰值抖动为3.3ps和1.7ps。延时锁相环具有负反馈调节功能,所以在不同的工艺角下,延时线延时保持不变。本文又设计了高精度延时单元,延时锁相环作为环外延时线的控制环路,环内外延时线共用控制电压,实现高精度延时。延时单元采用有源电感峰化技术,提高带宽,实现对高频信号的延时。本设计也采用IBM0.13μmCMOS工艺,芯片总面积为585×720μm2。后仿真表明,延时锁相环的输入信号频率为1.67GHz,延时线包含8级延时单元,单个延时单元的延时靠近18.75ps,误差小于0.5ps。本文基于延时锁相环的延时单元和高精度延时单元的设计,对今后延时锁相环和延时单元的设计和应用有一定的意义。