随着半导体工艺的演进和集成电路技术的不断发展,单芯片的集成度不断提高。同时随着处理器进入多核时代,片上集成处理器核数不断增加。在这样的趋势下,片上网络(NoC)逐渐取代基于基于总线的SoC成为众核(Many-Core)处理器的主流互连方式[1]。然而与此同时,芯片在制造过程中产生的缺陷也随之增多,在使用过程中由于材料老化、电迁移、压力迁移、电介质击穿、热载流子注入,负偏压温度的不稳定性等失效因素导致缺陷的增加。另外,工艺偏差[2]以及片上软错问题[3]也给芯片的稳定工作带来了巨大大挑战。为了提高芯片的可靠性、良品率,延长芯片的使用寿命,容错方法在现代片上网络设计中显得愈发的重要。本文实现了基于链路与开关测试的细粒度容错路由器,以该路由器和测试核搭建了10x10的NoC网络,网络使用BISR[4]结构测试结构以线下测试的方法测试NoC网络中链路和交换开关的失效状况。测试结果表明在实际的错误情况下,本文提出的NoC网络可以达到超过98%的IP使用率,同时基于各链路工作频率测试的基础上,本文提出的NoC结构可以在舍去部分低频链路的情况下得到10%的全局时钟频率提升,8.36%的吞吐率增加和10.42%的网络传输延时减少本文在BISR的基础上还提出了高可靠,高并行度的片上网络测试结构。该方法使用了多层次网络,在普通的片上网络上增加了全局的广播网络和汇集测试结果的汇集网络。该方法利用其冗余特性,有效保证了测试部件的可靠性,同时提高了并行度,大大节约了测试时间。我们还提出完备的路由器内测试方法,以结合多层网络实现全面的片上网络测试。实验结果表明,本文中的多层网结构在100核时的面积开销比BISR结构减小了56%,并且其测试时间比BISR结构减少85.8%,测试覆盖率达100%。量化分析在处理器设计过程中处于重要的指导性地位,因此对基于片上的多核处理器量化建模的作用不容忽视。本文打破盲目追逐性能的处理器建模方法,从处理器的粒度出发,结合性能,良率和时间稳定性提出了一种片上网络多核处理器综合性能评估准则。本文基于SPLASH2程序集在处理器模拟器(GEM5和MCPAT)中的运行结果,使用曲线拟合等建模方法总结出多核处理器在不同编程模型和通信模式下的性能评估。同时文中对基于片上网络多核处理器的良率和时间稳定性进行了理论建模和量化估计。最后,本文结合三方面的模型提出了PYR综合评估标准,用于评估多核处理器的粒度选择。分析结果显示出,在片上网络总面积给定(300mm2)情况下,8x8的的粒度选择将获得最优结果。