当今电子产品行业盗版/仿冒现象极为普遍。为了对所开发的电子产品进行保护，防止被不法厂商克隆、复制，采用ASIC的方法设计基于硬加密技术的电子系统认证芯片。将该电子系统认证芯片嵌入到电子产品中，主机与芯片以密文的方式进行通信，收到正确的反馈后，电子系统才能正常工作。该电子系统认证芯片采用密钥为1024bit的RSA解密算法，可以保证安全性的要求；采用I2C总线与主机进行通讯，具有接口兼容性好、接口信号线少等优点，可以使芯片广泛应用于如数字机顶盒、IC智能卡等多种场合中。在前端导出可测性门级网表的基础上，采用SMIC0.18μm CMOS工艺，以实现面积优化、时序收敛、功耗满足要求为目标，在Cadence SoC Encounter平台上进行版图设计。首先，以75%的利用率对芯片进行了预设计，进行了粗略的布图规划（电源规划时仅设计了宽度为10μm的电源环），并进行了布局、时钟树综合、详细布线等步骤。对预设计的布线拥塞情况、时序和功耗进行分析的结果表明：芯片中布线拥塞情况并不严重，时序收敛，预估功耗值为121.46mW，但是芯片中存在电压降和电迁移的违规。接着，根据预设计的分析结果，在正式设计时将芯片的利用率提高到80%，面积比预设计时减小了约0.09mm2。为了解决预设计中存在的电压降和电迁移违规，对该电子系统认证芯片进行了详细的电源规划，设计了宽度为17μm的双层电源环，并且设计了7对纵向电源条和3对横向电源条，使得最终的芯片满足电压降和电迁移的要求。在整个版图设计的过程中，采用时序驱动设计流程，并且贯穿着静态时序分析，以保证各个阶段的设计均符合时序收敛的原则。进行版图设计之后，采用Calibre工具对该电子系统认证芯片进行物理验证，包括设计规则检查（DRC）、天线规则检查、电气规则检查（ERC）和版图与原理图一致性检查（LVS）。针对存在的问题，进行相应的修改后，最终通过了物理验证，并成功地导出了GDSII文件。另外，为了保证在版图设计过程中该芯片逻辑功能的正确性，采用Formality对芯片进行了逻辑等效验证，最终通过了逻辑等效验证。本论文完成了基于RSA算法的电子系统认证芯片的物理设计，最终的设计满足时序收敛、功耗要求以及可制造性的要求。该电子系统认证芯片实现了以下指标：时钟频率为44MHz，芯片面积约为3.53mm2，功耗为121.87mW。