随着现代电子技术的不断发展,信号带宽和数据量越来越大,为了更好地捕获并分析高速模拟信号中的偶发事件,则要求数字示波器具有高采样率、大存储深度、高触发速率和更高效实用的波形处理方法。本文基于“多FPGA+DDR3”架构的20GSPS示波器搭建了高性能数字存储系统,以基于分段存储的顺序采样模式保证了系统存储深度、波形触发速率以及存储空间利用率。此外,本文研究并改进了大容量数据的硬件协处理模块,采用基于相关系数的波形搜索方式,以及基于双调排序的峰值抽取等方法,优化了FPGA面积,同时提高了波形处理的效率和实用性,满足了用户个性化、智能化的数据处理需求。本文的主要研究内容如下:一、通过层次化设计搭建了具有高效触发控制、分段控制、链路传输控制的整套存储控制系统,在保证20GSPS下4Gpts大容量数据存储的同时,实现了基于分段存储的顺序采样模式。其波形分段数最高可达65536段,将波形触发死区时间在一段时间内降低至40～100ns之间,能在低占空比脉冲或猝发信号等测试场景,利用等量内存空间缓存更多帧有效波形。此外,本文根据功能、带宽不同,对不同层次模块进行封装处理和独立设计,降低了模块间耦合度,提高了存储系统的稳定性。并且本文在数据链路传输和位宽转换等环节合理利用流水线、并行处理、FIFO多级反压等技术,保证了数据传输的完整性和高效性。二、设计实现了波形搜索硬件协处理模块。本文通过分析波形数据吞吐量,设计了全新的波形搜索状态机控制逻辑,可在200ms内完成1Gpts采样点遍历,搜索精度50ps,最大特征点标记数量50000个,保证了搜索功能的高效率、高精度和大范围。此外,本文还实现了纯数字的边沿搜索功能,并研究了基于相关系数的相关搜索方法,对特征判断逻辑和算法进行了详细分析和设计。其中相关搜索模式通过计算参考波形和待测波形的相关系数进行波形匹配,具有良好的适用性,对示波器硬件实现序列、频率、脉宽等搜索方式提供了新的解决方法。三、实现了并行数据的高效峰值抽取协处理模块。本文通过对并行数据的等间隔抽取分析,对现有峰值抽取模块进行重新设计,其中分析并使用硬件逻辑实现了基于双调排序算法的峰值检测环节。相比于原峰值抽取方式,本方案规避了路数转换环节,使LUTs和Registers消耗分别降低18%和23%,同时拓展了抽取系数的任意性。