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在目前的ASIC设计中，时钟信号的质量对同步数字电路的影响越来越大。如何避免时序问题给电路造成的不利影响成为设计中的重要挑战。本文主要介绍了逻辑设计中值得注意的重要时序问题，以及如何克服这些问题。最后介绍了利用Astro工具进行时序分析的方法。
基于Astro工具的ASIC时序分析
【摘 要】
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在目前的ASIC设计中，时钟信号的质量对同步数字电路的影响越来越大。如何避免时序问题给电路造成的不利影响成为设计中的重要挑战。本文主要介绍了逻辑设计中值得注意的重要时
【机 构】
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重庆邮电大学3G研究院
【出 处】
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电子设计应用
【发表日期】
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2006年8期
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