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该文从消除时钟信号冗余跳变而致的无效功耗的要求出发,提出了应用并行技术和流水线技术,实现基于RTL级的双边沿触发计数器的设计。经EDA软件模拟仿真和FPGA硬件验证,表明该计数器具有正确的逻辑功能,能够正常地应用于数字系统的设计。由于时钟工作频率减半及所需工作电压的降低,可使系统功耗明显减少。
低功耗双边沿触发计数器的设计
【摘 要】
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该文从消除时钟信号冗余跳变而致的无效功耗的要求出发,提出了应用并行技术和流水线技术,实现基于RTL级的双边沿触发计数器的设计。经EDA软件模拟仿真和FPGA硬件验证,表明该
【机 构】
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南华大学电气工程学院
【出 处】
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计算机工程与应用
【发表日期】
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2004年13期
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