【摘 要】
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为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65nmCMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改
【机 构】
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浙江大学信息与电子工程系微电子与光电子研究所ESD实验室,
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为实现纳米集成电路上(On-Chip)的静电(ESD)防护,有效保护脆弱的栅氧,基于65nmCMOS工艺,提出使用增大衬底电阻技术以及电源轨控制辅助PMOS提供额外触发电流技术的新型衬底改造GGNMOS。测试结果表明,与传统GGNMOS结构相比,新型结构具有低触发电压(3V)以及更高的失效电流(增加23.5%)等优点。
In order to achieve ESD protection on an integrated circuit (On-Chip) and protect the weak gate oxide effectively, a new type of technology based on the 65nm CMOS process is proposed, which increases the substrate resistance technology and the power rail control auxiliary PMOS to provide extra trigger current Substrate remodeling GGNMOS. The test results show that the new structure has the advantages of low trigger voltage (3V) and higher failure current (23.5% increase) compared with the traditional GGNMOS structure.
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