【摘 要】
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设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位25
【机 构】
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黄山市七七七电子有限公司,中国电子科技集团公司第58研究所,江西省电力公司
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设计了一种用于高速流水线ADC的多相时钟产生电路。通过采用一种高灵敏度差分时钟输入结构和时钟接收电路,降低了输入时钟的抖动。该多相时钟产生电路已成功应用于一种12位250MSPS流水线ADC,电路采用0.18μm 1P5M 1.8 V CMOS工艺实现,面积为2.5 mm^2。测试结果表明,该ADC在全速采样条件下对20 MHz输入信号的信噪比（SNR）为69.92 d B,无杂散动态范围（SFDR）为81.17 d B,积分非线性误差（INL）为-0.4-＋0.65 LSB,微分非线性误差（DNL）为-
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