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研究了一种新的SHA-512算法基于FPGA的高速实现方案。为了获得较高的加密处理速度,本方案在关键计算路径上进行了加法器结构的优化;并且实现了分组数据输入与循环运算的并行进行,减少了加密一个分组所需的时钟周期数,提高了加密效率。在FPGA器件上实际运行,芯片工作在103 Mhz的时钟频率下,数据处理速率达到1300 Mbits/sec。