1ns脉宽延迟可调码型发生器在低速时钟下的实现方案

来源 :电子器件 | 被引量 : 0次 | 上传用户：hawk327

【摘要】

：

利用Altera公司高端FPGA芯片Stratix II FPGA的内嵌式增强型锁相环的特性，在采用较低速率时钟的情况下，通过配置锁相环参数，实现了高速率、占空比和延迟均可调的码型发生器，精度

【作者】

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张一张中兆

【机构】

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哈尔滨工业大学通信技术研究所

【出处】

：

电子器件

【发表日期】

：

2007年1期

【关键词】

：

码型发生器 STRATIX II FPGA 增强型锁相环占空比延迟可调 code generator stratix II FPGA enhanced PL

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利用Altera公司高端FPGA芯片Stratix II FPGA的内嵌式增强型锁相环的特性，在采用较低速率时钟的情况下，通过配置锁相环参数，实现了高速率、占空比和延迟均可调的码型发生器，精度可达1nS．文中给出该算法的实现方案，并对其实现误差进行了讨论．最后用EP2S30F484C5芯片对该算法进行了实现，取得了预期的效果．

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