【摘 要】
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随着集成电路设计规模不断地扩大、复杂性不断地提高,芯核的可测性已成为设计中不可忽视的环节。边界扫描测试技术作为其中一种方法已被广泛地接受和使用。它能够有效地缩短
【机 构】
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福州大学福建省微电子集成电路重点实验室,福建农林大学计算机与信息学院
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随着集成电路设计规模不断地扩大、复杂性不断地提高,芯核的可测性已成为设计中不可忽视的环节。边界扫描测试技术作为其中一种方法已被广泛地接受和使用。它能够有效地缩短测试施加时间,提高故障诊断率。本文讨论了边界扫描电路的基本结构和测试思想,设计并实现了RISC CPU中的边界扫描电路,电路结构采用Verilog HDL描述,最后使用Modelsim进行仿真并给出仿真结果。
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