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为提高FPGA在辐射环境条件下的抗单粒子脉冲（SET）的能力，设计了一种由多个延时单元和并联逻辑保护单元（Guard Gate，GG）构成的SET脉冲分段滤除电路．将SET脉冲处理延时减小至传统方法的10．42％～49．8％，从而提高电路对SET脉冲的处理能力，同时占用的逻辑资源未有明显增加．
Flash型FPGA单粒子瞬态脉冲分段滤除电路设计
【摘 要】
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为提高FPGA在辐射环境条件下的抗单粒子脉冲（SET）的能力，设计了一种由多个延时单元和并联逻辑保护单元（Guard Gate，GG）构成的SET脉冲分段滤除电路．将SET脉冲处理延时减小至传统方法
【机 构】
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北京航空航天大学宇航学院
【出 处】
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微电子学与计算机
【发表日期】
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2016年2期
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