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针对目前已有的高层电路模型普遍没有很好地同时体现描述电路的可控性、可观性和时序信息，本文从电路RTL行为描述抽象出一种CRG电路模型，该模型能很好地反应电路的控制关系和一定的数据关系，并且直接包含了时序电路的时序信息。然后在此模型上进行测试产生或可测试性分析。这是一种基于模拟的、以未控制和未观测语句分布信息为目标的测试生成算法。对部分ITC99的Benchmarks电路的实验数据显示，该模型和测试生成算法是有效。