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介绍了基于Verilog HDL设计的16位乘法器模块,使用Verilog HDL语言将16位乘法器的核心功能描述成一个有限状态机,并且在Modelsim上实现了其功能仿真。
基于FPGA的16位乘法器设计与实现
【摘 要】
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介绍了基于Verilog HDL设计的16位乘法器模块,使用Verilog HDL语言将16位乘法器的核心功能描述成一个有限状态机,并且在Modelsim上实现了其功能仿真。
【机 构】
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暨南大学信息技术研究所
【出 处】
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机电信息
【发表日期】
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2010年36期
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