【摘 要】
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在现代深亚微米专用集成电路 (ASIC)设计流程中 ,为使电路性能达到设计者的预期目标 ,并满足电路工作环境的要求 ,必须对一个电路设计进行诸如时序、面积、负载等多方面的约
【机 构】
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华中科技大学电子科学与技术系,武汉亚芯微电子有限公司,华中科技大学电子科学与技术系
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在现代深亚微米专用集成电路 (ASIC)设计流程中 ,为使电路性能达到设计者的预期目标 ,并满足电路工作环境的要求 ,必须对一个电路设计进行诸如时序、面积、负载等多方面的约束 ,并自始至终使用这些约束条件来驱动电路设计软件的工作。文中介绍了设计中所需考虑的各种时序约束 ,并以同步数字系列 (SDH)传输系统中 8路VC12 VC4E1映射电路设计为例 ,详细说明了设计中所采用的时序约束 ,并通过静态时序分析 (STA)方法使电路时序收敛得到了很好的验证。
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