【摘 要】
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低效率的访存操作是限制微处理器性能提高的一个关键因素。本文提出了一种 Ｌｏａｄ／ Ｓｔｏｒｅ 缓冲模型，分析了这种模型协调微处理器和存储器之间速度差异的作用和提高访存效率的机理，讨论了适
【机 构】
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西北工业大学,西北工业大学,西北工业大学
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低效率的访存操作是限制微处理器性能提高的一个关键因素。本文提出了一种 Ｌｏａｄ／ Ｓｔｏｒｅ 缓冲模型，分析了这种模型协调微处理器和存储器之间速度差异的作用和提高访存效率的机理，讨论了适合于 Ｉ Ｃ设计的四种实现方案，并且在微处理器 Ｎ Ｒ Ｓ４０００ 的设计中得到应用，取得了良好的效果。
Inefficient memory access is a key factor limiting microprocessor performance. This paper presents a Load / Store buffer model, analyzes the role of this model in coordinating the speed differences between microprocessors and memories, and improves the mechanism of memory access efficiency. Four implementation schemes suitable for I C design are discussed, and In the design of the microprocessor N R S4000 has been applied, and achieved good results.
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